FPGA系統(tǒng)設(shè)計(jì)初級(jí)班培訓(xùn)課程主要幫助學(xué)員盡快掌握 CPLD/FPGA 的開(kāi)發(fā)流程和設(shè)計(jì)方法，以工程實(shí)踐為例，循序漸進(jìn)的學(xué)習(xí)FPGA的集成開(kāi)發(fā)環(huán)境，開(kāi)發(fā)流程以及硬件電路設(shè)計(jì)等知識(shí)。每次課程都配有相關(guān)實(shí)戰(zhàn)訓(xùn)練，每個(gè)實(shí)戰(zhàn)訓(xùn)練題目都可以在Cyclone(颶風(fēng)系列)的FPGA硬件平臺(tái)上進(jìn)行下載驗(yàn)證。通過(guò)實(shí)戰(zhàn)，學(xué)員可以更好的理解消化課堂知識(shí)，工程實(shí)踐水平會(huì)得到迅速提高。

        培養(yǎng)學(xué)員迅速掌握和使用CPLD/FPGA數(shù)字系統(tǒng)開(kāi)發(fā)工具、開(kāi)發(fā)流程，能夠獨(dú)立進(jìn)行初步的FPGA系統(tǒng)設(shè)計(jì)。經(jīng)過(guò)培訓(xùn)，學(xué)員可以掌握HDL語(yǔ)言的初步開(kāi)發(fā)能力。

        FPGA系統(tǒng)的軟件和硬件開(kāi)發(fā)工程師；電子類(lèi)專(zhuān)業(yè)的大學(xué)生和研究生；電子產(chǎn)品設(shè)計(jì)愛(ài)好者。

        學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識(shí)：
        ◆電路系統(tǒng)的基本概念。

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        1、培訓(xùn)過(guò)程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽(tīng)；
        2、培訓(xùn)結(jié)束后免費(fèi)提供一個(gè)月的技術(shù)支持，充分保證培訓(xùn)后出效果；
        3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。

◆【陳老師】

資深FPGA開(kāi)發(fā)工程師,FPGA培訓(xùn)課程金牌講師，有8年的FPGA和DSP系統(tǒng)硬件開(kāi)發(fā)經(jīng)驗(yàn),近4年來(lái)一直從事視頻和圖像處理領(lǐng)域的高速DSP系統(tǒng)硬、軟件和FPGA系統(tǒng)的設(shè)計(jì)和開(kāi)發(fā)，具有非常豐富的高速系統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)，精通TI公司的C6000系列高速DSP和Altera公司的全系列FPGA/CPLD。

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第一階段

    第一階段的課程主要幫助學(xué)員了解FPGA系統(tǒng)設(shè)計(jì)的基礎(chǔ)知識(shí)，掌握FPGA小系統(tǒng)硬件電路設(shè)計(jì)方法，學(xué)會(huì)操作QuartusII軟件來(lái)完成FPGA的設(shè)計(jì)和開(kāi)發(fā)。

1.可編程邏輯設(shè)計(jì)技術(shù)簡(jiǎn)介
2.可編程邏輯設(shè)計(jì)開(kāi)發(fā)要點(diǎn)
3.可編程邏輯器件硬件
4.EDA軟件設(shè)計(jì)方法及發(fā)展趨勢(shì)
5.FPGA的設(shè)計(jì)流程
6.FPGA的常用開(kāi)發(fā)工具
7.FPGA的基本結(jié)構(gòu)
8.主流低成本FPGA Cyclone
9.新一代低成本FPGA Cyclone II
10.FPGA芯片的選型策略詳解
11.FPGA關(guān)鍵電路的設(shè)計(jì)（小電路設(shè)計(jì)）：
    11.1 FPGA管腳約束
    11.2 要點(diǎn)
    11.3 關(guān)鍵
    11.4 字符型液晶顯示器接口電路設(shè)計(jì)
    11.5 技巧
    11.6 撥碼開(kāi)關(guān)設(shè)計(jì)
    11.7 撥碼開(kāi)關(guān)電路設(shè)計(jì) 
    11.8 數(shù)碼管電路設(shè)計(jì)
    11.9 圖形液晶電路設(shè)計(jì) 
12.Alter FPGA的結(jié)構(gòu)
    12.1  Alter 高密度FPGA-Stratix的結(jié)構(gòu)、內(nèi)部邏輯單元及接口
    12.2  Alter 主流低成本FPGA-Cyclone,Cyclone II 的結(jié)構(gòu)、內(nèi)部邏輯單元及接口
    12.3  Alter FPGA的布線(xiàn)

1. 實(shí)戰(zhàn)一：在Altera的FPGA開(kāi)發(fā)板上運(yùn)行一個(gè)接口實(shí)驗(yàn)程序-交通燈的設(shè)計(jì)實(shí)現(xiàn)，如何控制Red,Green,Yellow燈在南北東西各個(gè)方向的交替運(yùn)作。

   訓(xùn)練課題：“交通燈的設(shè)計(jì)實(shí)現(xiàn)”
    實(shí)驗(yàn)要點(diǎn)：
    1.1  Quartus II工程創(chuàng)建及屬性設(shè)置
    1.2  Quartus II源文件設(shè)計(jì)輸入方式
    1.3  Quartus II約束設(shè)計(jì)
    1.4  Quartus II工程編譯
    1.5  Quartus II仿真
    1.6  Quartus II硬件下載

第二階段

    熟練掌握硬件描述語(yǔ)言(Verilog HDL)是FPGA工程師的基本要求。通過(guò)本節(jié)課程的學(xué)習(xí)，學(xué)員可以了解目前流行的Verilog HDL語(yǔ)言的基本語(yǔ)法，掌握Verilog HDL語(yǔ)言中常用的基本語(yǔ)法。通過(guò)本節(jié)課程學(xué)習(xí)，學(xué)員可以設(shè)計(jì)一些簡(jiǎn)單的FPGA程序，掌握組合邏輯和時(shí)序邏輯電路的設(shè)計(jì)方法。通過(guò)實(shí)戰(zhàn)訓(xùn)練，學(xué)員可以對(duì)Verilog HDL語(yǔ)言有更深入的理解和認(rèn)識(shí)。

1.Verilog HDL語(yǔ)言簡(jiǎn)介
2.Verilog HDL語(yǔ)言邏輯系統(tǒng)
3.Verilog HDL操作數(shù)和操作符
4.Verilog HDL和VHDL語(yǔ)言的對(duì)比
5.Verilog HDL循環(huán)語(yǔ)句
6.Verilog HDL程序的基本結(jié)構(gòu)
7.Verilog HDL語(yǔ)言的數(shù)據(jù)類(lèi)型和運(yùn)算符
8.Verilog HDL語(yǔ)言的賦值語(yǔ)句和塊語(yǔ)，阻塞和非阻塞賦值語(yǔ)句的區(qū)別
9.Verilog HDL語(yǔ)言的條件語(yǔ)句，包括IF語(yǔ)句和CASE語(yǔ)句的典型應(yīng)用
10.Verilog HDL語(yǔ)言的其他常用語(yǔ)句
11.Verilog HDL語(yǔ)言實(shí)現(xiàn)邏輯電路

1. 實(shí)戰(zhàn)訓(xùn)練二：
   訓(xùn)練課題：“多路選擇器的設(shè)計(jì)”
    實(shí)驗(yàn)要點(diǎn)：
    1.1  Quartus II軟件操作
    1.2  組合邏輯電路設(shè)計(jì)實(shí)現(xiàn)
    1.3  IF語(yǔ)句和CASE語(yǔ)句的使用
2. 實(shí)戰(zhàn)訓(xùn)練三：
   訓(xùn)練課題：“跑馬燈設(shè)計(jì)實(shí)現(xiàn)”
    實(shí)驗(yàn)要點(diǎn)：
    2.1  Quartus II軟件操作
    2.2  時(shí)序邏輯電路設(shè)計(jì)實(shí)現(xiàn)
    2.3  分頻原理和實(shí)現(xiàn)方法
3. 實(shí)戰(zhàn)訓(xùn)練四：
   訓(xùn)練課題：“７段數(shù)碼管測(cè)試實(shí)驗(yàn)-以動(dòng)態(tài)掃描方式在８位數(shù)碼管“同時(shí)”顯示０-７”
   實(shí)驗(yàn)要點(diǎn)：
    3.1  Quartus II軟件操作
    3.2  了解如何按一定的頻率輪流向各個(gè)數(shù)碼管的COM端送出低電平，同時(shí)送出對(duì)應(yīng)的數(shù)據(jù)給各段。
    3.3  介紹多個(gè)數(shù)碼管動(dòng)態(tài)顯示的方法。

第三階段

    雖然利用第二階段課程學(xué)到的HDL基本語(yǔ)法可以完成大部分的FPGA功能，但相對(duì)復(fù)雜的FPGA系統(tǒng)設(shè)計(jì)中，如果能夠合理的應(yīng)用Verilog HDL的高級(jí)語(yǔ)法結(jié)構(gòu)，可以達(dá)到事半功倍的效果。通過(guò)第三天課程的學(xué)習(xí)，學(xué)員可以掌握任務(wù)（TASK），函數(shù)（FUNCTION）和狀態(tài)機(jī)的設(shè)計(jì)方法，可以更好的掌握FPGA的設(shè)計(jì)技術(shù)。此外，本節(jié)課程還介紹了QuartusII軟件的常用的高級(jí)工具－SignalTAP，可以提高FPGA設(shè)計(jì)和調(diào)試的效率。

1. TASK和FUNCTION語(yǔ)句的應(yīng)用場(chǎng)合
2. Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)－任務(wù)（TASK）
3. Verilog HDL高級(jí)語(yǔ)法結(jié)構(gòu)－任務(wù)（FUNCTION）
4. 狀態(tài)機(jī)的設(shè)計(jì)原理及其代碼風(fēng)格
5. 邏輯綜合的原則以及可綜合的代碼設(shè)計(jì)風(fēng)格
6. SignalTap II在線(xiàn)邏輯分析儀使用方法

1. 實(shí)戰(zhàn)訓(xùn)練五：
   訓(xùn)練課題：“典型狀態(tài)機(jī)設(shè)計(jì)實(shí)例”
   實(shí)驗(yàn)要點(diǎn)：
    1.1  FSM設(shè)計(jì)方法
    1.2  狀態(tài)機(jī)的編碼
    1.3  狀態(tài)機(jī)的初始化狀態(tài)和默認(rèn)狀態(tài)（完整狀態(tài)機(jī)設(shè)計(jì)）
    1.4  狀態(tài)機(jī)的狀態(tài)定義風(fēng)格
    1.5  狀態(tài)機(jī)的編寫(xiě)風(fēng)格
2. 實(shí)戰(zhàn)訓(xùn)練六：
   訓(xùn)練課題：“撥碼開(kāi)關(guān)設(shè)計(jì)實(shí)驗(yàn)”
   實(shí)驗(yàn)要點(diǎn)：
    2.1  Quartus II輸入方式
    2.2  調(diào)試
    2.3 了解撥碼開(kāi)關(guān)的工作原理及電路設(shè)計(jì)
3. 實(shí)戰(zhàn)訓(xùn)練七：
   訓(xùn)練課題：“矩陣鍵盤(pán)設(shè)計(jì)實(shí)驗(yàn)”
   實(shí)驗(yàn)要點(diǎn)：
    3.1  Quartus II原理圖輸入方式
    3.2 了解矩陣鍵盤(pán)的工作原理及電路設(shè)計(jì)