FPGA培訓(xùn)

FPGA培訓(xùn)技術(shù)資料

FPGA培訓(xùn)-語法要點(diǎn)（一）

FPGA培訓(xùn)-語法要點(diǎn)（二）

FPGA培訓(xùn)-語法要點(diǎn)（三）

FPGA培訓(xùn)-語法要點(diǎn)（四）

FPGA培訓(xùn)-語法要點(diǎn)（五）

FPGA培訓(xùn)-語法要點(diǎn)（六）

FPGA培訓(xùn)-語法要點(diǎn)（一） -2010年01月21日

FPGA Verilog HDL語言中module之間的調(diào)用要點(diǎn)

1.module之間如何調(diào)用
2..v的文件之間的關(guān)系
3.調(diào)用不在工程中的.v文件中的
module怎么辦？

注意：
a.一個(gè)工程中用多個(gè).v的文件，
只有一個(gè)Top，多個(gè)Sub文件
b.module之間調(diào)用遵循一個(gè)原則：
從頂層的module調(diào)用從屬的module
c.include的使用原則：
在同一個(gè)工程中不使用，在不同工程
中調(diào)用要使用。格式如下：
'include “l(fā)cd.v”

d.怎樣調(diào)用：
lcd test(.data_in(rx_ascii),.clk(clk));

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